Die vorliegende Arbeit zum Thema "Implementierung eines Koprozessors für geometrische Algebra auf einem FPGA" behandelt hierzu den Entwicklungsrahmen und die Konzeption der entworfenen Rechnerarchitektur inklusive aller beteiligten Komponenten. Zudem werden eingesetzte Verfahren zur Auflösung von Datenabhängigkeiten und zur Verbesserung des Durchsatzes geschildert. Innerhalb einer Ergebnisdiskussion werden Geschwindigkeitsmessungen des Prozessors ausgewertet und mit anderen Ansätzen verglichen.
Der mittels Hardwarebeschreibungssprache CHDL implementierte Koprozessor setzt sich aus Kontrollwerk, Adreßwerk und Rechenwerk zusammen. Seine Eingabedaten sind Operationen auf Multivektoren, die nach dem Pipelineprinzip verarbeitet werden. Befehle, Operanden und Ergebnisse werden über eine Stack-ähnliche Datenstruktur in einem externen Speicher organisiert. Eine zusätzliche Logik erkennt Datenabhängigkeiten innerhalb der Pipeline und verhindert potentielle Inkonsistenzen ohne große Leistungseinbußen.
Es hat sich gezeigt, daß spezialisierte Hardware solcherart unter den gegebenen Rahmenbedingungen keine befriedigende Alternative gegenüber einer Softwarelösung darstellt. Unter bestimmten Prämissen ist eine Architektur wie der entworfene Koprozessor dennoch eine zweckmäßige Erweiterung des konventionellen Prozessors.
Sprache für das Interface auswählen
